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魏家明 著

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出版社： 电子工业出版社

ISBN：9787121220616

版次：1

商品编码：11382929

包装：平装

丛书名： EDA精品智汇馆

开本：16开

出版时间：2014-01-01

用纸：胶版纸

页数：456

正文语种：中文

编辑推荐

　　《Verilog编程艺术》更加注重Verilog编程的方法论和实用性，深入地探讨编码风格、语言特性、简洁高效和时钟复位等实际问题，深入探讨如何避免使用易混淆和易错误的语句，如何避免前后仿真不一致，如何充分发挥Verilog-2001的特性。

内容简介

　　《Verilog编程艺术》深入地探讨了Verilog编程，分为七个部分：设计原则、语言特性、书写文档、高级设计、时钟和复位、验证之路、其他介绍。本书对这些部分做了重点的探讨：Verilog编码风格、Verilog-2001的新特性、简洁高效的编程、容易出错的语言元素、可配置设计、时钟生成、复位设计、验证方法等。另外，本书还对SystemVerilog做了简单的介绍。

作者简介

　　魏家明，具有多年的Verilog设计经验，参与了多个芯片的设计工作，重点在前端设计（设计、验证、综合、和STA等）。

精彩书评

　　《电子技术应用》副总编杨晖、与非网创始人苏公雨、电子发烧友CEO陈遂伯、电子创新网CEO张国斌、中国电子顶开发网（EETOP）创始人毕杰、北京化工大学教师何宾、景略半导体（上海）有限公司郭雄飞、知名Verilog专家特权同学、知名Verilog专家阿东、畅销书作者原子联合力荐！
　　看得出，作者是一位将美学思想贯穿于代码设计的爱“美”人士，其实，美学思想贯穿于我们生活的方方面面，从简单的烹饪家居到复杂的设计装潢，都有美的体现，代码编写也不例外，要通过Veilog 编程做出美的设计，离不开好的编码风格，《Verilog编程艺术》是作者多年编程经验的总结，对于那些开始学习或者已经在进行Veilog 编程的设计师来说，这些分享非常实用且无比宝贵。
　　—— 电子创新网CEO 张国斌
　　
　　很喜欢作者的写作风格，摆事实讲道理的过程中安插了许多有趣的故事，让枯燥的学习立刻生动起来。看得出来，作者是下了很多功夫的。书中还安排了很多作者的宝贵经验和设计心得，非常实用。这是一本有个性的图书，将Verilog编程思想艺术化地奉献给了读者。
　　——电子发烧友CEO 陈遂伯
　　
　　作者魏家明具有多年实际工程设计和Verilog编程经验。本书从工程设计角度对Verilog编程从编码风格、语言特性、IP设计、时钟复位、验证等进行了深入阐述，并探讨了在设计中可能遇到的问题，提出了相应的解决办法。本书可以作为学习和提升Verilog的语法书籍，有助于读者形成“简单和谐、整洁有序”的编程风格。
　　《电子技术应用》副总编 杨晖
　　
　　仔细读了本书前5章，有一种文艺范的感觉，编程就是一门艺术，就应该讲究美感，去除冗余！越往后读，笔者注重的编程艺术越重，甚至连文档该怎么写都是一种艺术。如果你正在用Verilog，推荐你阅读此书，对于你的帮助会很大！
　　——中国电子开发网（EETOP）创始人毕杰
　　
　　作者在本书中分享了他在IC设计领域多年的经验，在这个经验至上的行业，如果说Verilog是我们手中的剑，那么这本书或许就是你成为“人剑合一”的武林高手过程中的武林秘籍。作者同时也鼓励读者养成良好的编码和书写文档的习惯，这都是成为一个工程师的必要条件。不论是对初学者还是有多年经验的设计人员，这都是一本不可多得的好书。
　　——景略半导体（上海）有限公司郭雄飞
　　
　　当我拿到《Verilog编程艺术》这本书的时候，细细品味，觉得眼前一亮。本书作者将Verilog的国际标准和自己多年的实践经验相结合，将Verilog语言写得生动活泼。本书内容浅显易懂，这将帮助初学者快速学习和系统掌握Verilog语言。为了兼顾Verilog语言高层次设计者的需求，书中还介绍了Verilog的高级设计方法。这些高级设计方法，将对设计者提高灵活运用Verilog的水平起到很好的帮助作用，使得他们能通过Verilog语言设计出复杂高效的数字系统
　　—— 北京化工大学何宾老师

目录

第一部分 设 计 原 则
第1章 美的设计
1.1 美学观点
1.2 美是修养
1.3 专业术语
第2章 高效之道
2.1 敏捷开发
2.2 代码质量
2.3 版本控制
2.4 提早集成
第3章 组织管理
3.1 植物分类
3.2 SoC特性
3.3 设计流程
3.4 仔细规划
3.5 管理表格
3.6 模块层次
3.7 目录组织
第4章 使用工具
4.1 使用Emacs
4.2 使用Shell
4.3 使用CVS
第5章 编码风格
5.1 干干净净
5.2 代码划分
5.3 代码要求
5.4 名字定义
5.5 书写格式
5.6 添加注释
5.7 参数化
5.8 lint检查
第二部分 语 言 特 性
第6章 Verilog特性
6.1 Verilog标准
6.2 抽象级别
6.3 可综合子集
6.4 保持一致
第7章 常数
7.1 整数（integer）
7.2 实数（real）
7.3 字符串（string）
7.4 标识符（identifier）
第8章 数据类型
第9章 表达式
第10章 赋值操作
10.1 连续赋值
10.2 过程赋值
第11章 门级和开关级模型
第12章 用户定义原语
12.1 UDP定义
12.2 组合UDP
12.3 电平敏感时序UDP
12.4 沿敏感时序UDP
第13章 行为模型
13.1 概览
13.2 过程赋值
13.3 过程连续赋值
13.4 条件语句
13.5 循环语句
13.6 过程时序控制
13.7 块语句
13.8 结构化过程
13.9 always有关的问题
第14章 case语句
第15章 task和function
第16章 调度和赋值
16.1 仿真过程
16.2 事件仿真
16.3 仿真参考模型
16.4 分层事件队列
16.5 确定性和不确定性
16.6 赋值的调度含义
16.7 阻塞赋值和非阻塞赋值
16.8 赋值使用原则
16.9 自己触发自己
16.10 仿真零延迟RTL模型
16.11 惯性延迟和传输延迟
16.12 延迟线模型
16.13 使用#1延迟
16.14 多个公共时钟和竞争条件
16.15 避免混杂阻塞赋值和非阻塞赋值
16.16 RTL和门级混合仿真
16.17 带有SDF延迟的门级仿真
第17章 层次结构
17.1 模块
17.2 参数
17.3 端口
17.4 Generate语句
17.5 实例数组
17.6 层次名字
第18章 系统任务和函数
18.10 波形记录
第19章 编译指令
第20章 Specify块
20.1 specify块声明
20.2 speparam
20.3 模块路径声明
20.4 模块路径延迟
第21章 时序检查
21.1 概览
21.2 使用稳定窗口的时序检查
21.3 时钟和控制信号的时序检查
21.4 使用notifier响应时序违反
21.5 使用条件事件
21.6 时序检查中的Vector
21.7 Negative timing check
第22章 反标SDF
22.1 SDF标注器
22.2 SDF construct到Verilog的映射
22.3 $sdf_annotate
22.4 SDF文件例子
第23章 编程语言接口
23.1 DirectC
23.2 SystemVerilog
第24章 综合指令
第三部分 书 写 文 档
第25章 书写文档
25.1 文档格式
25.2 定义文档
25.3 应用文档
25.4 设计文档
25.5 备份文档
25.6 GPIO设计
第26章 GPIO应用文档
26.1 Overview
26.2 Register Description
26.3 Program Guide
第27章 GPIO设计文档
27.1 文件列表（见表27-1）
27.2 端口列表（见表27-2）
27.3 配置参数（见表27-3）
第四部分 高 级 设 计
第28章 使用IP
第29章 代码优化
29.1 代码可读
29.2 简洁编码
29.3 优化逻辑
29.4 优化迟到信号
29.5 括号控制结构
第30章 状态机设计
30.1 状态机类型
30.2 状态编码方式
30.3 二进制编码FSM
30.4 独热码编码FSM
30.5 寄存器输出
第31章 可配置设计
31.1 格雷码转换
31.2 通用串行CRC
31.3 FIFO控制器
31.4 RAM Wrapper 例子
31.5 可配置的GPIO设计
31.6 可配置的BusMatrix
31.7 可配置的Andes Core N801
31.8 可配置的ARM926EJS
31.9 灵活的coreConsultant
第32章 可测性设计
32.1 内部扫描
32.2 内建自测
32.3 边界扫描
第五部分 时钟和复位
第33章 异步时序
33.1 亚稳态
33.2 MTBF
33.3 同步器
33.4 同步多位数据
33.5 异步FIFO
33.6 Design Ware
33.7 DW_fifoctl_s2_sf
33.8 门级仿真
第34章 时钟生成
34.1 同步电路
34.2 设计原则
34.3 分频器
34.4 时钟切换
34.5 时钟生成
第35章 时钟例子
第36章 复位设计
第六部分 验 证 之 路
第37章 验证之路
37.1 整洁验证
37.2 验证目标
37.3 验证流程
37.4 验证计划
37.5 随机验证
37.6 直接验证
37.7 白盒验证
37.8 模块验证
37.9 系统验证
37.10 DFT验证
37.11 网表验证
37.12 高级抽象
37.13 灵活验证
37.14 ARM926EJS的Validation环境
37.15 AHB BusMatrix的验证
37.16 某芯片的SoC验证环境
第七部分 其 他 介 绍
第38章 SystemVerilog特性
参考文献
关于版权

精彩书摘

　　"程序设计是一门艺术"这句话有两个意思：一方面是说，程序设计像艺术设计一样，深不可测，奥妙无穷；另一方面是说，程序员像艺术家一样，也有发挥创造性的无限空间[梁肇新]。
　　Donald Knuth认为"计算机科学"不是科学，而是一门艺术。它们的区别在于：艺术是人创造的，而科学不是；艺术是可以无止境提高的，而科学不能；艺术创造需要天赋，而科学不需要。所以Donald Knuth把他的4卷本巨著命名为《计算机程序设计艺术》（The Art of Computer Programming）。
　　Donald Knuth不仅是计算机学家、数学家，而且是作家、音乐家、作曲家、管风琴设计师。他的独特的审美感决定了他的兴趣广泛、富有多方面造诣的特点，他的传奇般的生产力也是源于这一点。对于Donald Knuth来说，衡量一个计算机程序是否完整的标准不仅仅在于它是否能够运行，他认为一个计算机程序应该是雅致的，甚至可以说是美的。计算机程序设计应该是一门艺术，一个算法应该像一段音乐，而一个好的程序应该如一部文学作品一般。
　　Bjarne Stroustrup，C++语言发明者，说"我喜欢优雅和高效的代码。代码逻辑应当直截了当，让缺陷难以隐藏；应当减少依赖关系，使之便于维护；应当依据分层战略，完善错误处理；应当把性能调至最优，省得引诱别人做没规矩的优化，搞出一堆混乱来"。他特别使用"优雅"一词来说明"令人愉悦的优美、精致和简单"[Robert C. Martin]。
　　一个人的美学观点会影响他的程序设计，因为Knuth有这么多的艺术爱好，所以他把程序设计看成艺术设计，在程序设计中要体现出程序的美。同样，当Bjarne Stroustrup编写优雅且高效的代码的时候，他也是在程序设计中寻求美。
　　我的美学观点是简单和谐、整洁有序；某导演的美学观点是宏大华丽、空洞无味；还有些人的美学观点是乱七八糟、凑合了事；你的美学观点是什么呢？有些人很自负，感觉良好，以为领悟到了编程的真谛，看到代码可以运行，就洋洋得意，可是却对自己造成的混乱熟视无睹。那堆"可以运行"的程序，就在眼皮底下慢慢腐坏，然后废弃扔掉。
　　因为Verilog编程就是一种程序设计，所以Verilog编程也应该像设计艺术作品一样，要仔细打磨、精雕细琢，要经历痛苦与无奈，也要经历快乐与自得。设计要有自己的方法论，要体现自己的奇思妙想，要让自己的设计有更长的生命力，而不是豆腐渣工程。
　　为什么那么多人对Apple的手机和计算机情有独钟？因为它们都是美的设计，因为它们的设计者都在追求美。同理，我们在做Verilog编程的时候也要追求美，也要设计出美的Verilog程序。
　　……

前言/序言

　　本书来源于实际工程的设计，是从工程设计方面对Verilog编程的反馈。本书既包含作者对Verilog编程规范的总结，也包含作者对多年工程设计的经验总结。
　　本书更加注重Verilog编程的方法论和实用性，深入地探讨编码风格、语言特性、简洁高效和时钟复位等实际问题，深入探讨如何避免使用易混淆和易错误的语句，如何避免前后仿真不一致，如何充分发挥Verilog-2001的特性。本书主要分为以下几大部分：
　　1．开发原则：探讨高效开发的原则、开发的组织管理、开发工具的使用和切实可行的编码风格等。作者对开发的原则、管理、工具和风格做了详细的介绍，强调只有把它们有机地结合在一起，我们才能做出好的设计。作者对各种编码风格（书本上的和网上的，好的和差的）做了较为详尽的总结，强调只有在好的编码风格约束下，我们才能写出美的Verilog程序。
　　2．语言特性：探讨Verilog语言的特性，重点在Verilog-2001标准、always语句、case语句、task和function、循环语句、调度和赋值等。作者对Verilog-1995和Verilog-2001做了对比，探讨如何发挥Verilog-2001的新特性，如何用其编写出简洁的代码。作者对某些语言元素做了详细的说明，例如signed应用、loop语句、disable语句、task和function等。作者对Verilog中各种容易混淆和错误的地方（例如，敏感列表、case语句、静态函数等）做了详细的说明，探讨如何避免混淆和出错，探讨如何避免前后仿真不一致。作者对赋值和调度做了详细的探讨，因为它们是理解仿真执行和避免竞争条件的关键。
　　3．书写文档：探讨如何写出优秀的应用文档和设计文档，并以GPIO文档为实例。作者强调Verilog编程只是设计的一部分，写出优秀的文档也是非常重要的。
　　4．高级设计：探讨IP使用、代码优化、状态机设计、可配置设计和可测性设计，并给出大量的示例代码。作者在此介绍IP分类、选择和使用，介绍几种优化代码的方法，介绍状态机的分类和如何编写出强壮的状态机，介绍可测性设计的方法。作者着重地探讨可配置设计的实现方法，并用不同例子说明这些实现方法。
　　5．时钟复位：探讨异步设计、亚稳态、时钟生成和复位设计。作者在此探讨异步设计中的亚稳态和对应的解决方法，探讨时钟生成的方法和实际例子，探讨同步复位、异步复位、复位同步器、复位分布树等问题。
　　6．验证之路：探讨整洁验证、验证方法和验证环境。作者对验证方法做了一些介绍，探讨验证中可能遇到的问题（例如，网表验证、灵活验证等），并以实际例子说明如何搭建验证环境。
　　7．其他介绍：介绍SystemVerilog的特点，介绍相对于Verilog的增强，还对VMM、OVM和UVM做了对比。作者强调为了加强我们的设计和验证，我们必须要从Verilog过渡到SystemVerilog。
　　本书参考并引用了著名的Verilog专家Cliff Cummings写的一些论文，这些论文探讨了我们在设计中可能遇到的各种问题和相应的解决办法，探讨了如何写出简洁严谨一致的Verilog代码，作者在此向他表示致敬。如果读者对原文感兴趣，可以到http：//www.sunburst-design.com下载这些论文，非常值得一读。
　　另外，作者在编写本书的时候，充分地考虑了阅读的友好性，直接用1、2、3…列出来各种特性和要点，而且特意在一些地方增加了空行以便于阅读，总之要让人看着舒服，看得明白。
　　衷心地感谢北京君正集成电路股份有限公司的CTO张紧先生，他在百忙之中为本书题写了序言，在我走向IC设计的道路上，我从他那里学习到了很多的东西。
　　衷心感谢我的以前的同事们，因为我的很多思想来源于你们，因为我们在一起工作的日子很快乐，这么多年的同事，不容易呀，我总是要经常地想起你们。
　　衷心感谢我的朋友燕雪松、刘会娟、张奇辉、张茜歌、卢海平、杜文杰等人帮我审稿，帮我找到好多的缺陷和错误。
　　衷心感谢我的网上的朋友们，因为我采用了很多的网上资料，感谢你们的无私奉献。
　　衷心感谢电子工业出版的支持，正是由于责任编辑王敬栋的密切联系和各位编辑的认真工作，才使得本书得以顺利地与读者见面。
　　如果您在本书中发现有缺陷或者错误的地方，或者您对本书存有模糊或者疑惑的地方，请通过QQ或者邮件与我联系，我的QQ号码是943609120，您的任何反馈都是令人欢迎的。
　　魏家明
　　2013-10-16

评分☆☆☆☆☆

覆盖面很广，比较适合有一定基础的人看

评分☆☆☆☆☆

挺好的书 只是自己还没看 哈哈哈

评分☆☆☆☆☆

如虎添翼，如鱼得水。

评分☆☆☆☆☆

不错，不错，小白学习当中。

评分☆☆☆☆☆

确实有一种堆砌的感觉，有一种想说很多事情，但是很多事情没有讲得特别清楚。可以说是典型的门门懂样样瘟。但是作为手边的查阅书还是很有意义的，至少让你知道，原来还有这些世界你以前是不知道的。

评分☆☆☆☆☆

专业书，还可以。

评分☆☆☆☆☆

书中介绍了很多其他书中没有的知识，能学到很多实际的东西，不过得对verilog比较熟悉之后读会比较有用！

评分☆☆☆☆☆

质量好！！！！！！！

评分☆☆☆☆☆

　　5．时钟复位：探讨异步设计、亚稳态、时钟生成和复位设计。作者在此探讨异步设计中的亚稳态和对应的解决方法，探讨时钟生成的方法和实际例子，探讨同步复位、异步复位、复位同步器、复位分布树等问题。