CMOS集成電路後端設計與實戰 9787111514404 下載 mobi epub pdf 電子書 2025

　　集成電路後端設計流程長、環節多，而且每個環節、每個工種都涉及非常多的背景知識和技能。為瞭讓讀者能夠係統地掌握後端設計的基礎知識，本書不僅在廣度上全麵覆蓋集成電路後端設計的三個重要設計大方嚮：全定製、半定製和靜態時序分析，而且在深度上覆蓋瞭後端三大重要設計方嚮之間相互關聯的技術點。並以此來貫穿整個後端設計流程，使讀者在廣度和技術點銜接兩方麵深入理解整個後端設計技術和流程細節。本書不拘泥於枯燥理論的灌輸，把整個集成電路後端設計過程通過結閤業內主流EDA設計工具和實踐操作的形式進行講解，終以理論聯係實際的方法來真正地提高讀者學以緻用的工程技術設計能力。本書是任何想要學習集成電路後端設計的讀者必讀的。

　　本書特點：
　　係統而且深入，既對後端設計知識的廣度有足夠的覆蓋，同時也不乏深度和細緻。
　　從完整工程設計的角度齣發，結閤主流工具，實操性強。
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　　作者將定期在EETOP分論壇與本書讀者進行互動和交流，解答讀者問題。

前言
章引論
1.1集成電路發展史簡介
1.2集成電路發展現狀
1.3國際集成電路發展趨勢
第2章集成電路後端設計方法
2.1集成電路後端設計
2.2後端全定製設計方法
2.2.1後端全定製設計流程介紹
2.2.2主流後端全定製設計工具介紹
2.2.3後端全定製設計小結
2.3後端半定製設計方法
2.3.1後端半定製設計流程介紹
2.3.2主流後端半定製設計工具介紹
2.3.3後端半定製設計小結
**部分後端全定製設計及實戰
第3章後端全定製設計之標準單元設計技術
3.1設計標準單元庫的重要性
3.2標準單元設計技術
3.2.1標準單元的基本介紹
3.2.2標準單元的基本類型
3.2.3標準單元庫提供的數據
3.2.4標準單元設計參數
3.3標準單元設計流程
3.3.1方案設計
3.3.2標準單元電路及版圖設計
3.3.3標準單元庫版圖和時序信息的提取
3.3.4庫模型與庫文檔生成
3.3.5設計工具流程驗證
3.3.6測試電路設計及工藝流片驗證
3.4標準單元設計需要的數據
3.5標準單元設計EDA工具
第4章後端全定製設計之標準單元電路設計技術
4.1CMOS工藝數字電路實現結構
4.1.1靜態電路實現結構
4.1.2僞NMOS電路實現結構
4.1.3傳輸管與傳輸門電路
4.1.4動態電路實現結構
4.1.5高扇入邏輯電路的實現結構
4.2CMOS數字電路優化
4.3標準單元庫中幾種時序單元介紹
4.3.1C2MOS觸發器
4.3.2真單相觸發器
4.3.3脈衝觸發器
4.3.4數據流觸發器
第5章後端全定製設計之標準單元電路設計實戰
5.1電路設計流程
5.2時序單元HLFF的電路設計
5.2.1建立庫及電路設計環境
5.2.2VituosoSchematicComposer使用基礎
5.2.3時序單元HLFF電路實現
5.2.4時序單元HLFF電路元件的産生
5.2.5時序單元HLFF電路網錶輸齣
5.3時序單元HLFF的電路仿真
5.3.1設置帶激勵輸入的仿真電路圖
5.3.2使用VirtuosoSpectreCircuitSimulator進行電路仿真
第6章後端全定製設計之標準單元版圖設計技術
6.1基本CMOS工藝流程
6.2基本版圖層
6.2.1NMOS/PMOS晶體管的版圖實現
6.2.2串聯晶體管的版圖實現
6.2.3並聯晶體管的版圖實現
6.2.4CMOS反相器的版圖實現
6.2.5緩衝器的版圖實現
6.2.6CMOS二輸入與非門和或非版圖實現
6.3版圖設計規則
6.4版圖設計中晶體管布局方法
6.4.1基本歐拉路徑法
6.4.2歐拉路徑法在動態電路中的應用
6.4.3晶體管尺寸對版圖的影響
6.5標準單元版圖設計的基本指導
6.5.1優化設計標準單元
6.5.2標準單元PIN腳的設計
第7章後端全定製設計之標準單元版圖設計實戰
7.1版圖設計流程
7.2時序單元HLFF版圖實現
7.2.1建立項目庫及版圖設計環境
7.2.2VituosoLayoutEditor使用基礎
7.2.3時序單元HLFF版圖實現
7.2.4時序單元HLFF版圖GDS輸齣
7.3版圖設計規則檢查
7.3.1執行版圖設計規則檢查
7.3.2基於版圖設計規則結果的調試
7.4版圖與電路等價性檢查
7.4.1執行版圖與電路等價性檢查
7.4.2基於版圖與電路等價性檢查結果的調試
7.5版圖寄生參數提取
第8章後端全定製設計之標準單元特徵化技術
8.1標準單元時序模型介紹
8.1.1基本的時序模型歸納
8.1.2時序信息建模方法
8.1.3時序信息文件基本內容
8.2標準單元物理格式LEF介紹
8.2.1LEF文件中重要參數詳細說明
8.2.2LEF文件全局設置
8.2.3LEF文件中工藝庫物理信息設置
8.2.4LEF文件中單元庫物理信息設置
8.2.5LEF對應的圖形視圖
第9章後端全定製設計之標準單元特徵化實戰
9.1時序信息提取實現
9.1.1時序信息特徵化的實現流程
9.1.2時序信息特徵化的數據準備
9.1.3標準單元HLFF的時序信息特徵化
9.1.4SiliconSmart工具流程介紹
9.2物理信息抽象化實現
9.2.1物理信息抽象化實現流程
9.2.2建立物理信息抽象化工作環境
9.2.3標準單元HLFF的物理信息抽象化
9.2.4版圖抽象化後LEF數據輸齣

第二部分後端半定製設計及實戰
0章後端半定製設計之物理實現技術
10.1半定製物理實現工程師應該具備的能力
10.2半定製物理實現流程
10.3半定製物理實現使用的EDA工具
10.4半定製物理實現需要的數據
10.5布局規劃
10.6電源規劃
10.6.1電壓降與電遷移
10.6.2電源規劃前的功耗預估方法
10.6.3電源條帶的基本設置方法
10.6.4電源環的基本設置方法
10.6.5電源網絡分析的基本方法
10.7時鍾樹的實現
10.7.1常見時鍾網絡的實現方法
10.7.2時鍾樹的綜閤策略
10.7.3時鍾樹的基本性能參數
10.7.4時鍾樹的綜閤流程
10.7.5門控時鍾
10.7.6時鍾樹優化基本指導
10.8布綫
10.8.1天綫效應
10.8.2串擾噪聲
10.8.3數模混閤信號綫走綫的基本方法
10.9ECO
1章後端半定製設計之Open-SparcT1-FPU布局布綫實戰
11.1布局布綫的基本流程
11.2布局布綫工作界麵介紹
11.3建立布局布綫工作環境
11.4布局布綫實現
11.4.1芯片布局
11.4.2電源網絡實現
11.4.3自動放置標準單元
11.4.4時鍾樹綜閤
11.4.5布綫
11.4.6芯片版圖完整性實現
11.4.7布局布綫數據輸齣
2章後端半定製設計之Open-SparcT1-FPU電壓降分析實戰
12.1電壓降分析的基本流程
12.2建立電壓降分析的工作環境
12.3電壓降分析實現
12.3.1設置電源網格庫
12.3.2功耗計算
12.3.3電壓降分析

第三部分靜態時序分析及實戰
3章靜態時序分析技術
13.1靜態時序分析介紹
13.1.1靜態時序分析背景
13.1.2靜態時序分析優缺點
13.2靜態時序分析基本知識
13.2.1CMOS邏輯門單元時序參數
13.2.2時序模型
13.2.3互連綫模型
13.2.4時序單元相關約束
13.2.5時序路徑
13.2.6時鍾特性
13.2.7時序弧
13.2.8PVT環境
13.3串擾噪聲
13.3.1串擾噪聲惡化原因
13.3.2串擾噪聲的體現形式
13.3.3串擾噪聲相互作用形式
13.3.4時間窗口
13.4時序約束
13.4.1時鍾約束
13.4.2I/O延時約束
13.4.3I/O環境建模約束
13.4.4時序例外
13.4.5恒定狀態約束
13.4.6屏蔽時序弧
13.4.7時序設計規則約束
13.5靜態時序分析基本方法
13.5.1時序圖
13.5.2時序分析策略
13.5.3時序路徑延時的計算方法
13.5.4時序路徑的分析方法
13.5.5時序路徑分析模式
4章靜態時序分析實戰
14.1靜態時序分析基本流程
14.2建立靜態時序分析工作環境
14.3靜態時序分析實現
14.3.1建立時間分析
14.3.2保持時間分析
14.3.3時序設計規則分析
14.3.4時序違反修復
參考文獻