[按需印刷]硬件架構的藝術：數字電路的設計方法與技術（印度）Mohit…|3769601 下載 mobi epub pdf 電子書 2024

☆☆☆☆☆
簡體網頁||繁體網頁

印度 Mohit Arora 著

下載链接在页面底部

點擊這裡下載

facebook linkedin mastodon messenger pinterest reddit telegram twitter viber vkontakte whatsapp 複製鏈接

想要找書就要到圖書大百科

book.qciss.net

立刻按 ctrl+D收藏本頁

你會得到大驚喜!!

發表於2024-05-15

類似圖書點擊查看全場最低價

圖書介紹

店鋪：互動齣版網圖書專營店

齣版社：機械工業齣版社

ISBN：9787111449393

商品編碼：27067703633

叢書名：電子與嵌入式係統設計譯叢

齣版時間：2014-03-25

頁數：204

圖書描述

書[0名0]：	硬件架構的藝術：數字電路的設計方[0法0]與技術[按需印刷]\|3769601
圖書定價：	59元
圖書作者：	（印度）Mohit Arora
齣版社：	[1機1] 械工業齣版社
齣版日期：	2014/3/25 0:00:00
ISBN號：	9787111449393
開本：	16開
頁數：	204
版次：	1-1

作者簡介

Mohit Arora現供職於Freescale半導體公司，任高級係統工程師。從2005年以來，他一直從事IP／SoC架構設計，負責設計和開發瞭麵嚮眾多市場的SoC産[0品0]。現在作為一[0名0]係統工程師，他的職責主要是參與産[0品0]的定義，規格書的撰寫。他研發的産[0品0]既有麵嚮中高端工業應用的MCU，也有麵嚮消費電子市場的MPU。在加入Freescale公司之前，他曾經供職子安捷倫、意[0法0]半導體以及DCM等公司，專注於USB 2．0 PHY、PCI-Express、Infiniband和串行ATA協議等技術[0領0]域。他於2000年在印度NSIT(Netaji Subhas Institute of Tech[0no0]logy)獲得電子與通信[0學0]士[0學0]位，他在[0國0]際[0學0]術刊物上發錶瞭30多篇論文，並擁有串行鏈路方麵的一項專利。李海東，杭州晟元芯片技術有限公司項目經理，曾先後供職於武漢集成電路設計工程技術有限公司，南京Richsilicon集成電路設計有限公司，Intel西安研發中心。他工作履曆豐富，從事的工作幾乎涉及數字電路設計的方方麵麵，如架構分析設計、RTL編碼實現、功能驗證、FPGA驗證、可測性設計、形式驗證以及與後端物理實現的交互等，擁有非常豐富的數字電路設計經驗。來萍，畢業於南京電子器件研究所，擔任工業和信息化部電子[0第0]五研究所研究員，電子[0學0][0會0][0會0]員，IEEE[0會0]員，廣東省信息技術標準化技術委員[0會0]委員。承擔過十幾項電子元件可靠性科研項目，在電子産[0品0]可靠性[0領0]域擁有豐富的經驗。主要技術研究方嚮包括：電子元器件失效分析，微波器件可靠技術及應用，集成電路靜電放電檢測與[0評0]價，電子産[0品0]製造過程中的靜電防護技術等。

內容簡介

《硬件架構的藝術：數字電路的設計方[0法0]與技術》揭示硬件架構的設計藝術，涵蓋作者從事芯片設計行業十多年的經驗和研究成果。本書共分9章，[0第0]1章介紹亞穩態的概念、量化方[0法0]和減少其影響的技術；[0第0]2章介紹同步設計的時鍾技術，並提齣可行的時鍾方案以及係統復位策略。[0第0]3章介紹在設計中使用異步時鍾或“處理多個時鍾”時[0會0]齣現的問題及解決方[0法0]。[0第0]4章介紹時鍾分頻器的各個方麵和實現方[0法0]。[0第0]5章講述低功耗設計技術，以減少動態和靜態功耗。[0第0]6章介紹如何把流水綫技術應用在處理器的設計中，從而提高性能；[0第0]7章討論使用佳字節順序的方[0法0]；[0第0]8章闡述去抖動技術，以消除毛刺和噪聲。[0第0]9章介紹電磁乾擾的原理、規程、標準和認證，以及電磁乾擾的影響因素和減少電磁乾擾的方[0法0]。

《硬件架構的藝術：數字電路的設計方[0法0]與技術》
譯者序
前言
[0第0]1章亞穩態的世界1
1.1 簡介1
1.2 亞穩態理論1
1.3 亞穩態窗口3
1.4 計算MTBF4
1.5 避免亞穩態5
1.5.1 使用多級同步器6
1.5.2 使用時鍾倍頻電路的多級同步器6
1.6 亞穩態測試電路7
1.7 同步器的類型8
1.8 亞穩態/綜閤性建議10
[0第0]2章時鍾和復位11
2.1 概述11
2.2 同步設計12
2.2.1 避免使用行波計數器12
2.2.2 門控時鍾12
2.2.3 [0[0雙0]0]邊沿或混閤邊沿時鍾13
2.2.4 用觸發器驅動另一個觸發器的異步復位端13
2.3 推薦的設計技術14
2.3.1 避免在設計中齣現組閤環路14
2.3.2 避免數字設計中的延遲鏈16
2.3.3 避免使用異步脈衝産生器16
2.3.4 避免使用鎖存器17
2.3.5 避免使用[0[0雙0]0]沿時鍾20
2.4 時鍾方案22
2.4.1 內部産生的時鍾22
2.4.2 分頻時鍾24
2.4.3 行波計數器25
2.4.4 多路時鍾25
2.4.5 同步時鍾使能和門控時鍾26
2.5 門控時鍾方[0法0][0學0]28
2.5.1 不含鎖存器的門控時鍾電路28
2.5.2 基於鎖存器的門控時鍾電路30
2.5.3 門控信號32
2.5.4 重組數據路徑以減少轉換傳播32
2.6 復位信號的設計策略32
2.6.1 用同步復位進行設計33
2.6.2 使用異步復位進行設計36
2.6.3 帶異步復位和異步置位的觸發器38
2.6.4 移除異步復位的問題39
2.6.5 復位同步器40
2.6.6 過濾復位毛刺41
2.7 控製時鍾偏移42
2.7.1 短路徑問題43
2.7.2 時鍾偏移和短路徑分析43
2.7.3 使時鍾偏移小化45
參考文獻49
[0第0]3章處理多個時鍾50
3.1 介紹50
3.2 多時鍾域50
3.3 多時鍾域設計的難題51
3.3.1 違背建立時間和保持時間52
3.3.2 亞穩態53
3.4 多時鍾設計的處理技術53
3.4.1 時鍾命[0名0][0法0]53
3.4.2 分塊化設計54
3.4.3 跨時鍾域54
3.5 跨時鍾域57
3.5.1 同頻零相位差時鍾57
3.5.2 同頻恒定相位差時鍾58
3.5.3 非同頻、可變相位差時鍾59
3.6 握手信號方[0法0]63
3.6.1 握手信號的要求64
3.6.2 握手信號的缺點64
3.7 使用同步FIFO傳輸數據65
3.7.1 同步FIFO架構65
3.7.2 同步FIFO的工作方式66
3.8 異步FIFO（或[0[0雙0]0]時鍾FIFO）68
3.8.1 避免用二進製計數器實現指針69
3.8.2 使用格雷碼取代二進製計數69
3.8.3 用格雷碼實現FIFO指針72
3.8.4 FIFO滿和FIFO空的産生76
3.8.5 [0[0雙0]0]時鍾FIFO設計79
參考文獻82
[0第0]4章時鍾分頻器83
4.1 介紹83
4.2 同步整數分頻器83
4.3 具有50%占空比的奇數整數分頻84
4.4 非整數分頻（非50%占分比）86
4.4.1 具有非50%占空比的1.5倍分頻86
4.4.2 4.5倍分頻計數器的實現（非50%占空比）87
4.5 N分頻的替換方[0法0]88
參考文獻89
[0第0]5章低功耗設計90
5.1 介紹90
5.2 功耗源90
5.3 在各設計抽象層次降低功耗91
5.4 係統級低功耗技術93
5.4.1 片上係統方[0法0]93
5.4.2 硬件/軟件劃分93
5.4.3 低功耗軟件95
5.4.4 選擇處理器96
5.5 體係結構級降低功耗技術97
5.5.1 高級門控時鍾97
5.5.2 動態電壓頻率調節99
5.5.3 基於緩存的係統體係結構100
5.5.4 對數FFT體係結構100
5.5.5 異步(無時鍾)設計100
5.5.6 電源門控102
5.5.7 多閾值電壓105
5.5.8 多電壓供電106
5.5.9 存儲器電源門控106
5.6 在寄存器傳輸級降低功耗107
5.6.1 狀態 [1機1] 編碼和解碼107
5.6.2 二進製數錶示[0法0]108
5.6.3 門控時鍾基礎109
5.6.4 [0獨0]熱碼多路器111
5.6.5 除掉多餘的轉換112
5.6.6 資源共享114
5.6.7 使用行波計數器來降低功耗114
5.6.8 總綫反轉117
5.6.9 高活躍度網絡118
5.6.10 啓用和禁用邏輯雲119
5.7 寄存器級低功耗技術120
5.7.1 技術水平120
5.7.2 版圖[0優0]化120
5.7.3 襯底偏壓120
5.7.4 減少氧化層厚度121
5.7.5 多氧化層器件121
5.7.6 利用定製設計減小電容121
參考文獻122
[0第0]6章流水綫的藝術123
6.1 介紹123
6.2 影響[0大0]時鍾頻率的因素124
6.2.1 時鍾偏移125
6.2.2 時鍾抖動125
6.3 流水綫127
6.4 解釋流水綫——一個真實的例子129
6.5 來自於流水綫的性能提高130
6.6 DLX指令集的實現133
6.7 流水綫對吞吐率的影響137
6.8 流水綫原理138
6.9 流水綫冒險138
6.9.1 結構冒險139
6.9.2 數據冒險140
6.9.3 控製冒險143
6.9.4 其他風險144
6.10 ADC中的流水綫——一個例子145
參考文獻146
[0第0]7章處理字節順序147
7.1 介紹147
7.2 定義147
7.3 小端模式或[0大0]端模式：哪個更好149
7.4 處理字節順序不匹配的問題151
7.5 訪問32位存儲器152
7.6 處理字節順序不匹配153
7.6.1 保持數據完整性（數據不變）154
7.6.2 地址不變156
7.6.3 軟件字節交換158
7.7 字節順序中性代碼159
7.8 字節順序中性編碼指南159
參考文獻160
[0第0]8章消抖技術161
8.1 簡介161
8.2 開關行為162
8.3 開關種類163
8.4 消抖164
8.4.1 RC消抖164
8.4.2 硬件消抖電路168
8.4.3 軟件消抖電路169
8.4.4 消抖指南171
8.4.5 在多重輸入下消抖172
8.5 現有的解決方案173
[0第0]9章電磁兼容性能設計指南175
9.1 簡介175
9.2 定義175
9.3 電磁乾擾理論及與電流和頻率之關係177
9.4 電磁乾擾的規程、標準和認證178
9.5 影響集成電路抗乾擾性能的幾個因素179
9.5.1 作為噪聲源的微控製器179
9.5.2 影響電磁兼容性的其他因素180
9.5.3 噪聲載體181
9.6 減少EMC/EMI的技術181
9.6.1 係統級技術182
9.6.2 闆級技術184
9.6.3 微控製器級技術193
9.6.4 軟件層級技術196
9.6.5 其他技術203
9.7 總結204

編輯推薦

阿羅拉編著的《硬件架構的藝術(數字電路的設計方[0法0]與技術)》的主要內容涉及時鍾和復位、多時鍾域設計、時鍾分頻器、低功耗設計技術、流水綫技術、字節順序、消抖技術和電磁兼容性等方麵。絕[0大0]部分內容是進行數字設計時必然[0會0]接觸到的。但也有一些技術在進行某些特殊部分設計時纔[0會0]涉及，如消抖技術和電磁兼容性。[0第0]2章介紹同步設計的時鍾技術，並提齣瞭可行的時鍾方案，此外也介紹瞭係統復位策略。[0第0]3章介紹多時鍾設計的問題和處理方[0法0]，幾種可能的跨時鍾域情況和跨時鍾域數據傳輸方[0法0]等。[0第0]4章介紹奇數、偶數與小數分頻電路的實現和[0優0]缺點。[0第0]5章介紹數字電路功耗來源，並分彆從係統級、體係結構級、寄存器傳輸級和晶體管級提齣一係列降低功耗的方[0法0]。[0第0]6章介紹流水綫的基本原理。[0第0]7章說明小端和[0大0]端字節順序的含義，並比較其[0優0]缺點和適用[0領0]域，以及在進行係統設計時處理使用不同字節順序IP的方[0法0]，此外介紹瞭字節順序中性編碼規則。[0第0]8章介紹典型的開關行為和軟硬件消抖技術。[0第0]9章介紹電磁乾擾的原理、規程、標準和認證，電磁乾擾的影響因素及減少電磁乾擾的方[0法0]。

[按需印刷]硬件架構的藝術：數字電路的設計方法與技術（印度）Mohit…|3769601 下載 mobi epub pdf txt 電子書格式