Altera FPGA伴你玩转USB3.0与LVDS（电子设计与嵌入式开发实践丛书）主要使用Altera公司的Cyclone Ⅳ FPGA器件（引出自带的LVDS接口）和Cypress公司的USB 3.0控制器芯片FX3，以及一些常见的DDR2存储器、UART电路、扩展接口等，由浅入深地*读者从板级设计、软件工具、相关驱动安装、基础的FPGA实例以及基于FPGA的UART、DDR2、USB 3.0、LVDS传输实例入手，掌握FPGA各种片内资源的应用以及接口时序的设计。

本书基于特定的FPGA开发平台，既有足够的理论知识作支撑，也有丰富的例程进行实践学习，并且穿插着笔者多年FPGA学习和开发过程中的各种经验和技巧。对于希望基于FPGA实现LVDS和USB 3.0开发的工程师，本书所提供的很多实例是很好的参考原型，有助于实现快速系统原型的开发。

精彩书摘

本章导读

本章解析HSC开发平台的3个基本实验例程，包括DDR2控制器的集成和读/写测试、UART的Loopback收发实例和搭建Nios Ⅱ处理器系统实现System ID的打印实例。通过这3个例程，读者可以初步掌握基于Altera FPGA的Verilog代码输入设计、IP核配置与集成设计以及Nios Ⅱ处理器系统的搭建和C语言固件设计。

5.1DDR2控制器集成与读/写测试

5.1.1功能概述

本实例对Altera提供的DDR2控制器IP核模块进行读/写操作。每1.78s执行一次DDR2的写入和读出操作。先是从0地址开始遍历，写256×64b数据到DDR2的地址0~1023中；在执行完写入后，执行一次相同地址的读操作，将读出的256×64b数据写入FPGA的片内RAM中。在Quartus Ⅱ集成的In�睸ystem Memory Content Editor中可以查看片内RAM中规律变化的数据。

本实例系统功能框图如图5.1所示。

图5.1DDR2读/写实例功能框图

5.1.2IP核配置——片内RAM

1. FPGA片内存储器概述

片内存储器是基于FPGA的嵌入式系统中最简单的存储器。因为存储是在FPGA内部完成的，电路板上无须外部连线。FPGA的片内存储器可以根据需求定义存储器的大小、位宽、种类及特殊的片内存储器特性，如DDR模式等。

片内存储器在基于FPGA的嵌入式系统的存储器中具有最高吞吐量和最低反应延时。它的反应延时通常仅为一个时钟周期。通过流水线操作访问存储器，可以使吞吐量达到每个时钟周期进行一次数据处理。

片内存储器的另一个好处是，由于它是在FPGA上直接实现的，无须在板上或电路中进行读/写。使用片内存储器可以节省开发时间和成本。

尽管速度很快，片内存储器在一定程度上却会受到其容量的限制。FPGA可用的片内存储器的数量由所使用的特定FPGA器件决定。

因为多数片内存储器都是易失性的，它在断电后丢失数据。然而，某些片内存储器可以在FPGA配置时自动初始化，相当于提供了一种非易失性的功能。

片内存储器的最佳应用场合包括常见的缓存、点到点的缓存、查找表以及FIFO等。

由于其具有低反应延时，片内存储器在微处理器中作为缓存表现良好。Nios Ⅱ处理器使用片内存储器作为引导和数据缓存。片内存储器有限的容量作为缓存通常不是一个问题，因为缓存本身都相对很小。

低延时的存取也使得片内存储器适用于作为器件间的缓存，即点到点的缓存。它是指处于正常的寻址空间，但与微处理器有专用接口的存储器。这些存储器主要用来实现缓存存储器的高速、低反应延时特性。