數字係統集成電路設計導論/高等學校電子信息類專業係列教材 [Introduction For Digital System Integrated Circuits Design] 下載 mobi epub pdf 電子書 2024

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內容簡介

　　《數字係統集成電路設計導論/高等學校電子信息類專業係列教材》是一本適用於電子技術與電子工程類專業讀者的集成電路設計方麵的教材，期望讀者通過對本教材的學習，對數字係統集成電路設計基本知識和關鍵技術有一個較全麵的瞭解和掌握；同時，根據對應專業的特點，使讀者對集成電路可測試性設計有關知識和當今較先進的集成電路設計方法及Verilog HDL硬件描述語言在集成電路設計全過程的運用也有所瞭解。
　　《數字係統集成電路設計導論/高等學校電子信息類專業係列教材》內容涵蓋設計方法學、生産工藝、EDA相關微電子學基礎知識、軟件工具、設計步驟、Verilog HDL硬件描述語言、測試方法、可測試性設計和SoC設計等集成電路設計方麵的關鍵知識點。

目錄

第1章 集成電路設計進展
1．1 引言
1．1．1 集成電路的發展簡史
1．1．2 集成電路製造工藝的發展
1．1．3 集成電路産業結構經曆的變革
1．1．4 集成電路與電子信息技術
1．2 集成電路設計需具備的關鍵條件及分類方式
1．2．1 集成電路設計需具備的4個關鍵條件
1．2．2 集成電路的分類方式
1．3 集成電路設計方法與EDA工具發展趨勢
1．3．1 集成電路設計方法的演變
1．3．2 常用的集成電路設計方法
1．3．3 集成電路EDA工具的發展趨勢
習題
參考文獻

第2章 集成電路製造工藝
2．1 集成電路製造工藝與製造流程介紹
2．1．1 集成電路製造工藝介紹
2．1．2 CMOS工藝簡介
2．1．3 以矽工藝為基礎的集成電路生産製造流程
2．1．4 集成電路製造工藝的新技術與新發展
2．2 CMOS電路版圖
2．2．1 CMOS邏輯電路
2．2．2 CMOS版圖設計（基於CMOS反相器）
2．3 係統中各種延遲特性分析
2．3．1 延遲特性簡介
2．3．2 CMOS反相器的門延遲
參考文獻

第3章 數字集成電路設計描述與仿真
3．1 數字集成電路的設計描述
3．1．1 數字集成電路設計的層次化設計及描述域
3．1．2 集成電路設計的描述方式
3．2 集成電路邏輯仿真與時序分析
3．2．1 集成電路設計驗證
3．2．2 集成電路設計驗證中的邏輯仿真
3．2．3 集成電路設計中的時序分析
3．2．4 邏輯仿真與時序分析不足
3．3 仿真建模與仿真流程
3．3．1 數字係統仿真模型的建立
3．3．2 數字係統仿真流程
3．4 常用集成電路邏輯仿真工具介紹
3．4．1 ModelSim工具
3．4．2 VCS工具
3．4．3 Quartus Ⅱ工具
3．4．4 Cadence公司邏輯仿真工具
3．4．5 Prime Time工具
3．5 係統驗證
3．5．1 驗證方法學和驗證語言
3．5．2 UVM簡介
3．5．3 基於System Verilog的UVM類庫
3．5．4 UVM舉例
習題
參考文獻

第4章 數字集成電路設計綜閤
4．1 設計綜閤概述
4．1．1 設計綜閤發展及分類
4．1．2 集成電路高層次綜閤簡述
4．1．3 集成電路版圖綜閤簡述
4．2 集成電路邏輯綜閤
4．2．1 概述
4．2．2 HDL編碼風格與邏輯綜閤
4．2．3 設計約束的施加
4．2．4 設計約束的估算
4．2．5 高級時鍾約束
4．3 DC工具使用流程
4．3．1 DC圖形模式使用
4．3．2 DC命令模式使用
習題
參考文獻

第5章 集成電路測試與可測試性設計
5．1 集成電路測試技術概述
5．1．1 集成電路測試原理
5．1．2 集成電路測試的分類
5．1．3 自動測試設備介紹
5．2 數字集成電路中的故障模型
5．2．1 缺陷、失效和故障的概念和區彆
5．2．2 常用的幾種故障模型
5．2．3 故障的壓縮和故障冗餘
5．3 邏輯模擬和故障模擬
5．3．1 邏輯模擬算法
5．3．2 故障模擬算法
5．4 組閤電路測試生成
5．4．1 代數法
5．4．2 路徑敏化法
5．4．3 D算法
5．4．4 組閤電路測試生成算法總結
5．5 可測試性設計
5．5．1 專用可測試性設計技術
5．5．2 掃描路徑法
5．5．3 邊界掃描法
5．5．4 內建自測試法
5．6 SoC測試技術
5．6．1 基於核的SoC測試的基本問題
5．6．2 SoC測試結構
5．6．3 IEEE P1500標準
5．6．4 SoC的測試策略
5．7 納米技術時代測試技術展望
習題
參考文獻

第6章 Verilog HDL數字係統設計
6．1 Verilog HDL入門知識
6．1．1 Verilog HDL概述
6．1．2 Verilog HDL設計方法
6．1．3 Verilog HDL中的模塊
6．1．4 Verilog HDL中對所用詞的約定法則
6．1．5 數、數據類型與變量
6．1．6 運算錶達式中的運算符與操作數
6．2 Verilog HDL行為描述與建模
6．2．1 行為建模的基本程序架構
6．2．2 塊結構
6．2．3 塊結構中的常用程序語句
6．2．4 賦值語句
6．2．5 塊結構中的時間控製
6．2．6 行為描述與建模中的任務和函數
6．3 Verilog HDL結構描述與建模
6．3．1 結構建模的基本程序架構
6．3．2 層次化設計中的結構描述與建模
6．3．3 基於Verilog HDL內置基本邏輯門的結構描述與建模
6．4 Verilog HDL仿真模塊與模塊仿真
6．4．1 Verilog HDL仿真模塊構建
6．4．2 Verilog HDL係統任務和係統函數
習題
參考文獻
附錄：第6章習題技術要求與仿真要求參考

第7章 係統集成電路SoC設計
7．1 係統集成電路SoC設計簡介
7．1．1 集成電路設計方法的演變
7．1．2 SoC概述
7．1．3 SoC設計麵臨的新挑戰
7．1．4 SoC設計對IP的挑戰
7．1．5 SoC設計的標準化
7．2 SoC的關鍵技術
7．2．1 IP核復用設計
7．2．2 軟/硬件協同設計
7．2．3 互連效應
7．2．4 物理綜閤
7．2．5 低功耗設計
7．3 SoC設計思想與設計流程
7．3．1 SoC設計思想
7．3．2 SoC設計流程
7．3．3 基於復用平颱的SoC設計
7．4 IP核復用技術與IP核設計標準化
7．4．1 IP核技術的進展
7．4．2 IP核設計流程
7．4．3 IP核的設計驗證
7．4．4 IP核的復用技術
7．5 片上總綫
7．5．1 源於傳統微機總綫的片上總綫
7．5．2 片上總綫接口標準
7．5．3 片上總綫的層次化結構
7．5．4 AMBA總綫
7．5．5 Avalon總綫
7．5．6 OCP總綫
7．5．7 主從式Wishbone總綫
7．5．8 CoreConnect總綫
習題
參考文獻

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