　　《Verilog HDL数字集成电路高级程序设计》系统地对Verilog HDL程序设计方法进行说明，明确了数字可综合逻辑设计和测试仿真程序设计在Verilog HDL语言中的不同，通过对典型的组合逻辑电路、时序逻辑电路、混合电路和测试程序的设计举例，较为完整地说明了Verilog HDL语言在数字集成电路中的设计方法。
　　全书共分10章。第1章是Verilog HDL数字集成电路设计方法概述；第2章是Verilog HDL模块和结构化建模；第3章是Verilog HDL数据流描述和运算符；第4章是Verilog HDL行为级描述；第5章是Verilog HDL测试和仿真；第6章是Verilog HDL组合电路设计：第7章是Verilog HDL时序电路设计；第8章是Verilog HDL存储器设计；第9章是Verilog HDL设计风格；第10章是Verilog HDL高级程序设计。
　　学习《Verilog HDL数字集成电路高级程序设计》需要具备数字电路和Verilog HDL基础知识。
　　《Verilog HDL数字集成电路高级程序设计》可作为集成电路设计和HDL课程的研究生教材及本科生的辅导和设计参考教材，也可以作为数字集成电路设计工程师的参考书。

内页插图

第1章 Verilog HDL数字集成电路
设计方法概述
1．1 数字集成电路的发展和设计方法的演变
1．2 Verilog HDL的发展和国际标准
1．3 Verilog HDL语言的设计思想和可综合特性
1．4 用Verilog HDL进行数字集成电路设计的优点
1．5 功能模块的可重用性
1．6 VerilogHDL在数字集成电路设计流程中的作用
本章小结
思考题和习题

第2章 Verilog HDL模块和结构化建模
2．1 模块
2．2 模块的调用和结构化建模
2．2．1 模块调用方式
2．2．2 模块端口对应方式
2．2．3 模块建模例程
2．3 门级建模
2．3．1 门级元件的调用
2．3．2 门级模块调用例程
2．4 开关级建模
2．4．1 开关级建模
2．4．2 开关级建模例程
本章小结
思考题和习题

第3章 Verilog HDL数据流描述和运算符
3．1 连续赋值语句（ass堙n）
3．1．1 显式连续赋值语句
3．1．2 隐式连续赋值语句
3．1．3 迮续赋值语句(assign)例程
3．1．4 连续赋值语句使用中的注意事项
3．2 VerilogHDL中的运算符
3．2．1 算术运算符
3．2．2 关系运算符及相等运算符
3．2．3 逻辑运算符
3．2．4 按位运算符
3．2．5 归约运算符
3．2．6 移位运算符
3．2．7 条件运算符
3．2．8 连接和复制运算符
3．3 VerilogHDL数据流建模例程
本章小结
思考题和习题

第4章 Verilog HDL行为级描述
4．1 过程语句
4．1．1 initial过程语句
4．1．2 always过程语句和敏感事件表
4．1．3 过程语句使用中信号类型的定义
4．1．4 awlays过程语句中敏感事件的形式
4．2 语句块
4．2．1 串行语句块
4．2．2 并行语句块
4．2．3 语句块的使用
4．3 过程赋值语句
4．3．1 阻塞赋值语句
4．3．2 非阻塞赋值语句
4．4 条件分支语句
4．4．1 if条件分支语句
4．4．2 case条件分支语句
4．4．3 条件分支语句的特虑和隐藏锁存器的产生
4．5 循环语句
4．5．1 forever循环语句
4．5．2 repeat循环语句
4．5．3 while循环语句
4．5．4 for循环语句
4．5．5 循环语句的可综合性
本章小结
思考题和习题

第5章 Verilog HDL测试和仿真
5．1 Verilog HDL测试仿真结构
5．2 测试激励描述方式
5．2．1 信号的初始化
5．2．2 延迟控制
5．2．3 initial和always过程块的使用
5．2．4 串行与并行语句块产生测试信
5．2．5 阻塞与非阻塞描述方式产生测试信号
5．3 任务和函数
5．3．1 任务(Task)
5．3．2 函数(Function)
5．3．3 函数和任务的嵌套
5．4 典型测试向量的产生方式
5．4．1 任意波形信号的产生
5．4．2 时钟信号
5．4．3 用函数和电路产生测试信号
5．4．4 复位信号
5．4．5 总线信号产生
5．5 组合逻辑电路仿真环境的搭建
5．6 时序逻辑电路仿真环境的搭建
5．7 测试向量的选择和覆盖率
5．8 系统任务和函数的使用
5．8．1 显示任务
5．8．2 文件管理任务
5．8．3 仿真控制任务
5．8．4 时间函数
5．8．5 随机函数
5．9 编译预处理语句
5．9．1 宏定义
5．9．2 文件包含处理
5．9．3 仿真时间标度
5．9．4 条件编译
5．9．5 其他语句
5．10 路径延迟和参数
5．10．1 门级元器件延迟说明
5．10．2 延迟说明块
5．10．3 延迟参数的定义
5．10．4 路径延迟的设置
5．10．5 延迟值类型
5．11时序检查
5．11．1 使用稳定窗口的时序检查
5．11．2 时钟和控制信号的时序检查
5．12用户自定义元件(UDP)
5．12．1 组合电路的UDP
5．12．2 时序电路的UDP
本章小结
思考题和习题

第6章 Verilog HDL组合电路设计
第7章 Verilog HDL时序电路设计
第8章 Verilog HDL存储器设计
第9章 Verilog HDL设计风格
第10章 Verilog HDL高级程序设计
参考文献

前言/序言

　　随着集成电路技术的飞速发展，集成电路的制造工艺已经达到14nm甚至更小尺寸，数字集成电路的规模越来越大，复杂度越来越高。为了提高设计的效率和可靠性，融合了电子技术、计算机技术和智能化技术的EDA（Electronics Design Automation）工具已经在高速复杂数字集成电路设计中得到了广泛应用。
　　硬件描述语言（HDL）是现代专用集成电路（ASIC）EDA设计的重要设计和仿真语言。目前，大部分数字集成电路设计者都在使用HDL创建高层次、结构化、基于语言的抽象电路描述，利用已有的设计技术综合出所需硬件电路，并对其进行功能验证和时序分析。
　　对于准备从事集成电路设计和FPGA设计的研究生和工程师来说，需要了解如何在设计流程的关键阶段正确使用HDL，从而在综合后获得期望的电路。为此需要在了解HDL基本语法结构的基础上，深入理解电路的设计方法、综合特性和测试仿真方法。本书就是为这样一个目标而撰写的。
　　VerilogHDL是被广泛采用的一种硬件描述语言，目前许多有关VerilogHDL的书籍重点关注的是讲解语言和语法，较少分析VerilogHDL语言和相应数字电路的关系，以及如何通过设计得到与目标相符合的电路系统。与这些书籍不同，本书着眼点主要放在VerilogHDL的设计方法上，这是编写本书的基本出发点。
　　本书主要根据VerilogHDL国际标准IEEE1364，对使用HDL进行数字集成电路设计、验证和综合的方法进行讲解和分析；对于基于IP的设计及方式、可综合代码风格、系统程序设计架构等高级程序设计方法也进行了规范化说明。通过HDL设计方法和大量的实用电路的设计，使读者能够对VerilogHDL数字集成电路设计技术有一个全面了解。
　　本书重点集中在如何在数字电路设计中的设计、综合和验证阶段合理使用VerilogHDL。由于VerilogHDL本质上是对数字电路的一种描述方法，因此学习本书时需要深入了解数字电路设计基础知识，同时至少熟悉一种编程语言，这有助于通过阅读获取有用知识，并提高设计能力。本书通过典型的设计例程，讨论了VerilogHDL核心设计方法和验证方法，以便帮助读者快速掌握相关知识内容，并希望借助于这些典型例程，为读者在设计复杂电路时提供帮助。
　　数字电路中通常采用真值表、状态转移图和算法状态图对组合电路和时序电路进行分析和表示，在本书中将这些方法用于VerilogHDL的设计和分析，可以提高对设计方法的理解。同时，对于目前在信号处理、自动控制、数值计算等应用中所采用的一些设计方法，如查找表（LUT）、级数展开和有限状态机进行了说明和举例，希望能够帮助读者扩展设计思路。
　　目前数字集成电路普遍采用基于IP的设计方式，以提高集成电路的设计效率、规范设计方式、形成商业化的集成电路设计模式。本书对于集成电路和FPGA设计中IP的使用、综合和测试仿真进行了完整的讲解，通过学习可以初步掌握相关的设计方法和流程。
　　在VerilogHDL高级程序设计章节中，例举了一个完整的采用BPSK调制解调的无线通信系统设计，该方案已经用于ZigBee芯片中。通过该例程，可以帮助设计人员建立系统级设计的概念，有助于了解大规模集成电路的设计工作。
　　本书的另外一个特点是总结、归纳和分析了HDL设计代码风格和可综合电路的关系。通过典型例程及分析，初步建立程序设计代码风格的概念，对于实际设计过程中设计代码的编写和程序代码分析，会起到重要的作用。
　　本书列举大量实例的目的主要是希望读者在使用VerilogHDL进行超大规模集成（VLSI）电路设计时，学习如何应用关键步骤进行设计和验证。书中所列举的实例是完整的，并在Modelsim和Synplify软件中进行了编译、综合和仿真。
　　本书重点对于设计方法、测试方法和代码风格等进行讲解，对于VerilogHDL基本语法和不常用的概念未作介绍。本书适合作为集成电路设计和HDL课程的研究生教材，以及相应本科生的辅导和设计参考教材，对于希望通过实例学习VerilogHDL，并将这种语言应用于集成电路设计和测试的专业工程师，也会起到一定的帮助。本书假定读者已具有布尔代数和数字逻辑设计等背景知识，并具有一定的数字电路设计经验。
　　全书共分10章。第1章是VerilogHDL数字集成电路设计方法概述；第2章是VerilogHDL模块和结构化建模；第3章是VerilogHDL数据流描述和运算符；第4章是VerilogHDL行为级描述；第5章是VerilogHDL测试和仿真；第6章是VerilogHDL组合电路设计；第7章是VerilogHDL时序电路设计；第8章是VerilogHDL存储器设计；第9章是VerilogHDL设计风格；第10章是VerilogHDL高级程序设计。
　　十分感谢对于本书的出版作出贡献的老师和学生们。感谢湘潭大学黄嵩人教授、西安交通大学张鸿教授、北京工业大学候立刚教授、西北工业大学张盛兵教授对本书提出的建设性意见。在本书中，蔡觉平完成了第1章和第9章的内容和程序验证，冯必先和褚洁完成了第2～4章的内容和程序验证，翁静纯完成了第5章的内容，国际留学生阮文长和王科完成了第6～7章内容，李娇完成了第8章的内容和程序验证，杨云锋完成了第10章的内容和程序验证。感谢马原、徐维佳、宋喆喆、同亚娜和温凯林在集成电路设计流程、代码质量评估等方面的大量实际工作。感谢课题组其他同学对于本书出版所作的努力。我们非常高兴能够与负责本书出版工作的西安电子科技大学出版社李惠萍编辑一起工作。她的支持和鼓励，以及对本书创作过程的指导，确保了本书的出版质量。
　　希望通过本书的出版，为致力于集成电路设计的同学和工程师提供帮助。
　　编者
　　2015年8月

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