《Altera FPGA/CPLD設計（基礎篇）（第2版）》結閤作者多年工作經驗，係統地介紹瞭fpga/cpld的基本設計方法。在介紹fpga/cpld概念的基礎上，介紹瞭altera主流fpga/cpld的結構與特點，並通過豐富的實例講解quartus ii與modelsim、synplify pro等常用eda工具的開發流程。
《Altera FPGA/CPLD設計（基礎篇）（第2版）》附帶光盤中收錄瞭altera quartus ii web版軟件，讀者可以安裝使用，同時還收錄瞭本書所有實例的完整工程文件、源代碼和使用說明文件，便於讀者邊學邊練，提高實際應用能力。
《Altera FPGA/CPLD設計（基礎篇）（第2版）》可作為高等院校通信工程、電子工程、計算機、微電子與半導體等專業的教材，也可作為硬件工程師和ic工程師的實用工具書。

作者簡介

EDA先鋒工作室等編著的《Altera FPGACPLD設計》結閤作者多年工作經驗，係統地介紹瞭FPGA/CPLD的基本設計方法。在介紹FPGA/CPLD概念的基礎上，介紹瞭Altera主流FPGA/CPLD的結構與特點，並通過豐富的實例講解Quartus II與ModelSim、Synplify Pro等常用EDA工具的開發流程。
本書附帶光盤中收錄瞭Altera Quartus II Web版軟件，讀者可以安裝使用，同時還收錄瞭本書所有實例的完整工程文件、源代碼和使用說明文件，便於讀者邊學邊練，提高實際應用能力。
《Altera FPGACPLD設計》可作為高等院校通信工程、電子工程、計算機、微電子與半導體等專業的教材，也可?為硬件工程師和IC工程師的實用工具書。

內頁插圖

第1章 fpga/cpld簡介
1.1 可編程邏輯設計技術簡介
1.1.1 可編程邏輯器件發展簡史
1.1.2 可編程邏輯器件分類
1.2 fpga/cpld的基本結構
1.2.1 fpga的基本結構
1.2.2 cpld的基本結構
1.2.3 fpga和cpld的比較
1.3 fpga/cpld的設計流程
1.4 fpga/cpld的常用開發工具
1.5 下一代可編程邏輯設計技術展望
1.5.1 下一代可編程邏輯器件硬件上的四大發展趨勢
1.5.2 下一代eda軟件設計方法發展趨勢
1.6 小結
1.7 問題與思考
第2章 altera fpga/cpld的結構
2.1 altera高密度fpga
2.1.1 主流高端fpga——stratix iv e/gx/gt
2.1.2 內嵌10gbit/s高速串行收發器的fpga——stratix iv gt
2.1.3 內嵌高速串行收發器的中端fpga——arriaii gx
2.2 altera低成本fpga
2.3 altera的cpld器件
2.4 小結
2.5 問題與思考
第3章 altera quartus ii開發流程
3.1 quartus ii軟件綜述
3.1.1 quartus ii軟件的特點及支持的器件
3.1.2 quartus ii軟件的工具及功能簡介
3.1.3 quartus ii軟件的用戶界麵
3.2 設計輸入
3.2.1 設計輸入方式
3.2.2 設計規劃
3.2.3 設計輸入文件實例
3.2.4 設計約束
3.3 綜閤
3.3.1 使用quartus ii軟件集成綜閤
3.3.2 控製綜閤
3.3.3 綜閤實例
3.3.4 第三方綜閤工具
3.4 布局布綫
3.4.1 設置布局布綫參數
3.4.2 布局布綫實例
3.4.3 增量布局布綫
3.4.4 反標保留分配
3.5 仿真
3.5.1 指定仿真器設置
3.5.2 建立矢量源文件
3.5.3 仿真實例
3.5.4 第三方仿真工具
3.6 編程與配置
3.6.1 建立編程文件
3.6.2 器件編程和配置
3.7 小結
3.8 問題與思考
第4章 altera的ip工具
4.1 ip的概念和altera的ip
4.1.1 ip的概念
4.1.2 altera可提供的ip
4.1.3 altera ip在設計中的作用
4.2 使用altera的基本宏功能
4.2.1 定製基本宏功能
4.2.2 實現基本宏功能
4.2.3 設計實例
4.3 使用altera的ip核
4.3.1 定製ip核
4.3.2 實現ip核
4.3.3 設計實例
4.4 小結
4.5 問題與思考
第5章 quartus ii的常用輔助設計工具
5.1 i/o分配驗證
5.1.1 i/o分配驗證功能簡介
5.1.2 i/o分配驗證流程
5.1.3 用於i/o分配驗證的輸入
5.1.4 運行i/o分配驗證
5.2 功率分析
5.2.1 excel-based功率計算器
5.2.2 simulation-based功率估算
5.3 rtl閱讀器
5.3.1 rtl閱讀器簡介
5.3.2 rtl閱讀器用戶界麵
5.3.3 原理圖的分頁和模塊層次的切換
5.3.4 過濾原理圖
5.3.5 將原理圖中的節點定位到源設計文件
5.3.6 在原理圖中查找節點或網綫
5.3.7 使用rtl閱讀器分析設計中的問題
5.4 signalprobe及signaltap ii邏輯分析器
5.4.1 signalprobe
5.4.2 signaltap ii邏輯分析器
5.5 時序收斂平麵布局規劃器(timing closure floorplan)
5.5.1 使用timing closure floorplan分析設計
5.5.2 使用timing closure floorplan優化設計
5.6 chip editor底層編輯器
5.6.1 chip editor功能簡介
5.6.2 使用chip editor的設計流程
5.6.3 chip editor視圖
5.6.4 資源特性編輯器
5.6.5 chip editor的一般應用
5.7 工程更改管理(eco)
5.7.1 eco簡介
5.7.2 eco的應用範圍
5.7.3 eco的操作流程
5.7.4 使用change manager查看和管理更改
5.7.5 eco驗證
5.8 小結
5.9 問題與思考
第6章編程與配置
6.1 配置altera fpga
6.1.1 配置方式
6.1.2 主動串行(as)
6.1.3 被動串行(ps)
6.1.4 快速被動並行(fpp)
6.1.5 被動並行異步(ppa)
6.1.6 jtag配置方式
6.1.7 byteblaster ii下載電纜
6.1.8 配置芯片
6.2 配置文件和軟件支持
6.2.1 軟件支持
6.2.2 配置文件
6.3 單闆設計及調試注意事項
6.3.1 配置的可靠性
6.3.2 單闆設計要點
6.3.3 調試建議
6.4 小結
6.5 問題與思考
第7章第三方eda工具
7.1 第三方eda工具綜述
7.1.1 nativelink與wysiwyg
7.1.2 3種eda工具的使用流程
7.1.3 quartus ii支持的第三方工具
7.2 仿真的概念與modelsim仿真工具
7.2.1 仿真簡介
7.2.2 仿真的切入點
7.2.3 modelsim仿真工具的不同版本
7.2.4 modelsim的圖形用戶界麵
7.2.5 modelsim的基本仿真步驟
7.2.6 使用modelsim進行功能仿真
7.2.7 使用modelsim進行時序仿真
7.2.8 modelsim仿真工具高級應用
7.3 綜閤的概念與synplify/synplify pro綜閤工具
7.3.1 synplify/synplify pro的功能與特點
7.3.2 synplify pro的用戶界麵
7.3.3 synplify pro綜閤流程
7.3.4 synplify pro的其他綜閤技巧
7.4 小結
7.5 問題與思考